摘要 通过对铜电镀化学试剂、覆盖层厚度以及退火等条件的优化，可以将晶粒散射效应降低到最小程度，使铜互连电阻率只受到导线表面散射效应的限制。
阻挡层的影响
铜互连制备中最关键的因素之一是位于铜和介质层间的金属阻挡层（通常是钽（氮）），该阻挡层可以防止铜向介质层中的扩散并确保铜和沟槽之间的黏附性。阻挡层具有比铜高得多的电阻率，其效果相当于从互连导线中“挤占”了部分铜导线的空间，由于铜的有效横截面积减小了，因此增大了导线电阻。为了确保互连线具有较高的可靠性，根据所用淀积方法的不同，所需阻挡层的厚度介于1到5 纳米之间。假设导线宽度为60纳米，高度为120纳米，其中含厚度均匀分布的5纳米阻挡层材料，那么这条导线的有效电阻要比纯铜线高20%（图1）。最近，在物理气相淀积方面取得的新进展使在互连线上淀积厚度均匀分布的阻挡层材料成为可能，该技术主要利用了从结构底部向侧壁的再次溅射。这样就可以减少为了确保足够的沟槽覆盖率所需的阻挡层淀积总量，从而将物理气相淀积阻挡层的处理能力扩展到32纳米节点以下。
晶粒边界散射
如果整个特征结构都被铜填满，那么铜的电阻率就成为降低铜导阻抗的关键因素。这就需要对表面散射、晶粒边界散射以及其它散射机制进行控制。据报道，90纳米铜线的电阻率介于2.4 到-cm到3.2 到-cm之间。这么大的电阻率差异主要是由于那些能够影响铜的本征电阻率的工艺差异造成的，包括种子层、电镀以及退火处理等。
通过电化学淀积得到的铜可以具有很高的纯度，从而促进较大晶粒的生长。对氯、碳和硫而言，杂质含量很低，通常为10-100ppm。在这么低的杂质水平下，假设杂质的比电阻率介于1-20 到-cm/at%之间，那么杂质不太可能对电子的散射贡献太多的力量。然而，杂质会对铜晶粒的生长产生较大的影响，在退火条件一定的情况下，这反过来又会对电阻率产生较大的影响。
如果特征结构中铜晶粒的尺寸可以和电子的平均自由程相比拟，甚至小于平均自由程，那么晶粒边界散射就会对电阻率的变化有较大的贡献。对于刚刚淀积得到的铜，其晶粒大小约为10纳米，电阻率比体铜的电阻率高20%。经过电镀后的退火处理，晶粒进一步长大，晶粒边界散射变弱，从而可以得到接近体铜的电阻率（1.7 到-cm）。然而，因为存在侧壁的限制，沟槽中铜晶粒不太容易生长。对化学试剂进行优化后可以使覆盖在沟槽顶部的铜材料层的晶粒结构穿透并延伸进沟槽结构，从而增大特征结构区的晶粒尺寸。图2对利用两种不同试剂电镀得到的晶粒结构进行了对比，沟槽纵宽比为5:1。对两种试剂而言，非沟槽结构的外场区内的晶粒尺寸都要比电子的平均自由程大好多倍。经过退火处理后，基本不存在晶粒边界散射效应。然而，在沟槽中，与化学试剂A相对应的晶粒尺寸受到沟槽尺寸的限制，所以晶粒要比铜薄膜中的晶粒尺寸小得多。与A相比较，电镀试剂B具有较高的纯度和再结晶倾向，对应所有的退火条件，与化学试剂B相对应的在非沟槽结构外场区的铜薄膜内的晶粒生长可以穿透并进入沟槽结构内。通过退火使铜薄膜覆盖层的晶粒结构转移到沟槽结构之内的方法可以制得最小或者无晶粒边界散射的铜导线。
即使沿着同样的一条互连线，阻挡层和种子层的制备条件都会对铜薄膜的再结晶产生影响，从而影响晶粒边界散射效应。那些能够增强再结晶作用的阻挡层会通过生成较大的晶粒来降低电阻率。晶粒尺寸较小、厚度较薄的种子层也可能导致电镀铜的较快退火。随着互连线宽度的降低，如果纵宽比保持不变，那么互连线的深度就要相应减小，用于对表面进行平坦化处理的铜薄膜覆盖层厚度也会降低。受到顶部表面的限制，铜薄膜的晶粒尺寸较小，这会对沟槽内铜的电阻率造成影响。图3为铜覆盖层厚度对电阻率的影响，对应互连线厚度均为60纳米，而宽度各不相同。与退火条件相比较，铜薄膜覆盖层的厚度对沟槽内铜的电阻率有较大的影响。如果铜薄膜的厚度接近电子平均自由程，由于晶粒尺寸很小，通常电阻率会比较高。
在后续介质层的淀积工艺中，铜也会被再次退火，从而引起晶粒的再次生长，但最终的晶粒尺寸仍然受到厚度的限制。如果某结构的互连线厚度远大于平均自由程λ，那么该结构在水平方向上会有较为显著的晶粒生长，以减弱晶粒边界的散射。因此，随着沟槽深度逐渐接近λ，需要对薄膜厚度的设计进行慎重考虑，使之与退火条件相匹配。减小晶粒边界散射效应的关键因素在于沟槽的几何特征、电镀用化学试剂、退火条件和阻挡层/种子层制备条件等。
界面散射
即使能够完全消除晶粒边界散射，导线界面处的散射依然会存在。基于波尔兹曼电子传输方程，在扩散反射边界条件下，人们针对表面散射对电阻率的影响进行了深入和广泛的建模分析。对薄膜金属而言，由表面散射导致的能量耗散可以表征为一个镜面反射参数p。镜面反射参数p=0表示是单纯的扩散散射，它对阻抗的贡献最大，而纯粹的弹性散射，即p=1对电阻率没有贡献。对薄膜而言，表面散射对阻抗的贡献可以通过以下方程进行描述：
其中，ro是体铜材料的电阻率，l是铜电子平均自由程，t是薄膜厚度，k是取决于几何特征的常数。从薄膜的两个表面进行散射时，k=3/8。如果某图形结构的几何特征已经固定，那么降低表面散射的唯一办法就是调节界面散射的镜面反射参数。现在已有好几种替代物理气相淀积法的钽（氮）阻挡层材料，包括氮化钨（WN）、钌以及原子层淀积钽（氮）。为了将这些阻挡层的电子散射定量化，我们制备了具有最大晶粒尺寸特征的薄膜结构，从而消除了晶粒散射对电阻率的影响。制备好具有各种阻挡层材料的样品后，我们利用物理气相淀积的方法制备种子层并通过电镀淀积了1微米厚的铜。然后将该堆叠结构置于某温度下进行退火处理，退火温度足以使晶粒生长到大于1微米的尺寸。最后，通过化学机械抛光将厚度减薄到100-200纳米。接着，利用四探针阻抗测量方法对阻抗进行测量，并利用X射线荧光分析方法测量厚度，从而得到电阻率。结果如图4所示，图中数据分别对应物理气相淀积Ta(N)、原子层淀积Ta(N)、氮化钨（WN）和钌。所有这些阻挡层材料具有相同的阻抗-厚度曲线，均可通过上述方程进行描述，与单纯扩散相对应的方程中λ为40纳米、p为0。如果堆叠结构中铜的上表面不是空气而是阻挡层材料，仍可得到相同的结果。因此，现在考虑到的各种阻挡层替代材料不会对铜互连线的本征表面散射效应造成影响。当然，也不排除利用其它材料来改善界面散射的镜面反射系数的可能性，但是任何替代材料都必须满足阻挡层的其它要求，包括为了得到较高的电迁徙可靠性所需的铜扩散和黏附性。
如果表面散射完全扩散，在不存在晶粒边界散射的条件下即可估计铜互连线的最小电阻率。利用倍乘因子(1.2*(1+AR))/AR对上述应用于薄膜的方程进行修正后，可以将该方程用于互连线。其中，AR是导线的纵宽比。对应一定范围的沟槽深度和宽度变化，根据这一极限所作的预测结果如图5所示。随着沟槽深度的减小，来自上表面的散射增加，电阻率增大。对于纵宽比为2：1的铜互连线而言，宽度为30纳米时，电阻率会增大为两倍。图5所示数据对应的铜导线厚度为150纳米，并对相应工艺都进行了优化，以使晶粒边界散射的影响降到最小程度。显而易见，调节100纳米以下导线的电阻率以减少晶粒边界散射是可能的，但是几乎没有办法可以减少表面散射效应。
对电路的影响
从工艺角度来看，当导线宽度小于100纳米时，铜电阻率增大是导线接近电子平均自由程的基本物理特征。晶粒边界散射的贡献可以通过工艺条件的改变进行优化，但是迄今为止还没有哪种材料或工艺能避免界面散射效应。接下来的问题是，阻抗增大最终将会对电路性能造成哪些限制和影响。就当代的电路发展来看，互连延迟占到了整个电路延迟的一半以上，但是它将受到金属层的影响。与互连线相关的RC延迟只会出现在那些长度大于100微米的连线中。但是对于长度较短的布线而言，晶体管沟道的阻抗大于金属互连阻抗，占据着RC延迟的主导地位。因此，小CPU内核中栅占据着主导地位，对金属阻抗不太敏感。 相反，互连较长的布线对阻抗十分敏感，不过通常来说它们都位于上层金属层，设计规则较为宽松。对长距离布线而言，也可以通过插入中继器以减小互连延迟和回转，但是每个中继器都会增大栅延迟，所以必须对中继器和连线长度进行优化。除了插入中继器外，不同架构的解决方案也会有助于金属阻抗问题的解决。
结论
本文讨论了工艺差异对由于有限尺寸效应导致的铜电阻率增大造成的影响。通过对导线几何特征、阻挡层/种子层和铜电镀化学试剂的优化，可以将晶粒边界电子散射效应控制到最小程度。然而，迄今为止还没有找到一种可以解决导线边缘表面散射问题的方法。现在能考虑到的所有潜在的铜阻挡层材料都存在界面完全扩散散射效应，这是导致铜电阻率增大的根本因素。对于纵宽比为2：1、宽度为30纳米的连线而言，电阻率会增大一倍多。幸运的是，在互连线占据电路大部分尺寸的情况下，利用较短的布线可以将其对电路性能的影响降到最小程度。由于铜互连电阻率的增大，长距离互连线必须被压缩，但是这些导线通常具有较大的尺寸和较宽松的设计规则，这时可以通过插入中继器或采用不同的构架来解决阻抗增大造成的不利影响。
作者简介
Jonathan Reid 获北卡罗来纳州立大学分析化学/电化学博士学位。他在诺发系统有限公司从事 Sabre电镀填充设备和工艺的开发和研究工作。
John Sukamto 拥有U.C.伯克利大学化学和核工程学士学位，并在明尼苏达州立大学获化学工程博士学位。加盟诺发系统有限公司以前，他一直在美国西北太平洋国家实验室工作。
Glenn Alers 诺发系统有限公司主任工程师。他于1991年获伊利诺伊大学Urbana分校博士学位。
Seyang Park 拥有韩国高等科学和技术学院材料科学与工程硕士学位，并获伊利诺伊大学Urbana分校材料科学与工程博士学位。他在诺发系统有限公司从事铜电镀填充工艺的开发工作。
Greg Harm 于2000年获加利福尼亚大学学士学位。自2001年以来他一直是诺发系统有限公司的测试工程师。
