摘要：等效栅氧化厚度的变薄已经成为未来器件缩小面临的最大的挑战．
新的国际半导体技术蓝图（ITRS）的一个目标是明确业界必须克服困难，提高性能并减少成本，这被称为“巨大的挑战”。每个技术研究小组确定了 “有困难的挑战”和“巨大的挑战”作为最重要的东西。
例如，ITRS注意到等比缩小平面体CMOS将面临很大的挑战。控制短沟道效应必需的高沟道掺杂降低了载流子的迁移率、漏极电流，增加了结的带间隧穿和栅极引发漏极泄漏电流。而且，沟道掺杂的统计起伏增加了阈值电压的变化，等比减少电源电压时造成电路设计上的困难。期望实现新结构的制作—如超薄体、全耗尽绝缘体上硅（SOI）和多栅MOSFET（如finFETs）。在这个过程具挑战性，会遇到许多新的难题。极具挑战性的问题是控制这些超薄MOSFET的厚度，包括其可变性。采用电路设计和结构改进同时对这些问题的解决方案进行跟踪，特别是针对功耗的管理。
在无线通信的射频（RF）和模拟/混和信号技术领域，信号隔离对等比缩小技术是一特殊的挑战且增加了集成的复杂性，特别是芯片的数字和模拟区间。电源、地和共享衬底可能会引起噪声耦合。在芯片上把模拟和高性能数字功能集成在一起的困难随着器件尺寸和电源电压的等比缩小而增加。对成功地把高性能模拟电路和高度复合的数字信号处理（DSP）功能共集成在一相同的管芯和衬底上来说，信号隔离很重要。在许多需减小尺寸、功率和成本的现代通信系统中都需要这样的共集成。
同样地，也需要低待机功耗（LSTP）器件的材料和结构有必要的变化以继续提高性能和密度。新材料的引进、如高介电常数（高k）栅介质、引起沟道应变的嵌入结构和金属栅电极，使得对阈值、电流失配和1/f噪声的趋势预测不确定。非经典CMOS的电特性，如双栅、全耗尽SOI器件，和常规CMOS相比有着根本的不同。这些不同包括电路设计者的受益以及要克服的困难。因此，制作常规的精密模拟/RF驱动器件、电阻和变容二极管也需要分立的工艺步骤，相应地增加了管芯成本。而且，就如2005年ITRS中提到的，模拟电压的稳定下降提出了一个电路设计的大难题。
新的栅堆叠工艺和材料的重要性也被工艺集成、器件和结构以及前道工艺技术研究小组看作是一巨大的挑战。出于提高CV/I的需要，等效的电氧化物厚度变得更薄。等效的栅氧化厚度（EOT）的减少已作为和未来器件等比缩小有关的最重要的问题出现。氮氧化物栅介质的不断优化和此材料向EOT <1 nm的等比缩小—与器件的可靠性一致—有望得到高性能微处理器。但是，氮氧化物不再能满足低功率应用（低工作电压和LSTP）中对泄漏电流的严格要求。因此，引入高k介质材料很有必要，它可抑制调谐电流并维持漏极电流。
无论怎样，优化栅电极材料和工艺，这样能使栅电极的耗尽宽度最小，防止硼扩散。常规的多晶硅不再起作用后引入具有适当功函数的金属栅成为必要。长期以来，SiO2/多晶硅作为最可靠的栅堆叠系统一直起着重要作用，这些材料的改变对MOSFET技术提出了巨大挑战。另外，新的高k和金属栅堆叠是基本结构，将用于未来的CMOS新结构中，如ITRS中提到的全耗尽SOI或多栅MOSFET。
DRAM不断的等比缩小需要在一更小的芯胞区域内构建一存储电容器，可保持25-35 fF的存储电容以保证存储数据的可靠性。这就是引入高k介质材料如氧化铝、铝酸盐（如HfAlOx）和氧化钽以及三维存储结构引入的原因所在。电容结构从金属-绝缘体硅变为金属绝缘体金属，以避免和电容介质厚度有关的问题。但是对将来的等比缩小，采用薄介质膜和较高k值材料进行工艺制造很有必要。
来源:半导体国际 作者:Peter Singer, Semiconductor International, 主编 时间:2006/3/18 0:00:00
