IC的功能以外，它们都需要某种基准的时钟信号。在一片有锁相环的射频芯片中，基准时钟要经倍频得到射频频率。在一个数字信号处理或微控制器中，时钟信号用于保证每个计算周期的时序同步，任何其它电路都需要一个时钟信号作为基准。
1无线便携电子的系统功能分割
2市售晶振模块中使用的典型考必兹晶体振荡器
3 在数字芯片内的基准时钟电路
4CMOS 反相器
5用减少时钟电路的相互影响
1 显示的是便携电子产品对系统时钟的要求。电子产品的硬件部分可以按功能划分为三大类：系统时钟电路、通常由亚微米技术实现的纯数字电路，以及一般用混合信号工艺完成的模拟射频电路。
CMOS、芯片中的内置电路，并外接晶体作为振子。这两种方案各有自己的优缺点。这里要解决的主要问题是：便携电子产品中不同芯片之间时钟信号的相互影响。作为一个系统的基准时钟，该时钟信号应该纯净且准确。换成工程语言，就是要求高频率稳定性、低相位噪声和低时钟信号失真等指标。如图所示，不同芯片与时钟电路之间的负载效应会使原来高度精确的时钟信号劣化。本文采取的措施是加增时钟缓冲放大器如电路，以降低相互影响，保持晶体振荡器电路原有的性能。
2 所示，采用外接晶体振荡器模块;或者如图所示，在主芯片的基准电路上加电容和并联晶振。
2 显示了一种用于市售晶振模块中的典型考必兹晶体振荡器电路。它采用设定为并联工作模式的石英晶体。并联模式的晶体适用于高频段，，因为在这个频率下的电感体积较大，并有低因数。晶体与负载电容a、b和晶体管1共同产生一个在所需频率处振荡的正弦波。晶体管2用作一个缓冲放大器。另外还可以增加变容二极管和温度补偿电路，使之成为一个压控温度补偿晶体振荡器，和手机就需要这种晶振。
3 显示了另一种基准时钟电路的实例。本电路使用数字芯片中的反相门。还需要外接负载电路a和b，以产生正确的共振频率。一般情况下，晶体制造商会指定产品的频率值。这种方法的优点是廉价和低功耗。但电路限制了它的输出驱动能力。图是一款典型的反相逻辑门。其输出电流为：
(电子或正电荷，OX是单位面积上的栅氧化层电容，GS-V为过驱电压，为一比值，、分别为漏源通路的宽度和长度。
EQ_1 表示驱动电流的DMAX对 C技术指标以及器件尺寸和的依赖性，以及漏电势与源GS-V的关系。一旦为设计选定了工艺方法和供电电压，设计者就只能通过增加器件的宽度来提高DMAX。这种方法的成本效益很差，因为这会增大芯片面积。
/射频两类电路来实现最终用户所需功能，特别是射频电路，有良好的相位噪声、抖动性能的基准时钟信号是所需射频性能的必要条件。由于同一个时钟信号会被分配给不同芯片作基准，不同芯片时钟电路之间的相互影响会降低基准时钟信号的质量。系统工程师必须注意时钟分配电路中的某些问题。
(pulling effect)或频率牵引。但市售的大多数晶振模块均不提供关于这一性能的指标。
2、图中可以看到，晶体所需的负载电容
C约为。负载电容的减小会引起频率上升，而负载电容的增加则造成频率的下降。
C是晶体电极和所有的支架或封装电容之和，1是基本的动态电容。Total LOAD 为所需负载电容LOAD 与不同芯片所有负载电容之和。从式中可以看出，总负载电容的下降会造成频率的上升，而总负载电容的增加则会使频率减小。
P=I*R
I”是通过石英晶体的电流，e是石英晶体的有效电阻。
R是基本的动态电阻。如果驱动电平超出晶体厂家的规定值，则振荡频率将出现漂移。这是因为过高的能量会使石英晶体产生应力，从而使其温度升高。如果过高能量的驱动电平施加在晶体振荡器上，就会劣化甚至损害其特性。换句话说，基本动态电阻和电容都会漂移，于是谐振频率也会漂移。另一方面，如果电流过小，则晶体根本无法起振。由于晶体的机械特性是固定不变的，因此通过晶体的电流就是其上电压的函数。为了将驱动电平保持在原有规格内，晶体上的峰峰电压要保持在晶体制造商指定的参数窗口内，这就限制了时钟电路的驱动能力。
LMV112 解决上述问题
5 显示了这种概念，以及采用芯片完成这一功能的情况。
LMV112 的设计实例
(输入阻抗为2pF电容并联。假定使用一个如图所示的基准时钟，晶体厂商规定该并联模式晶体所需负载电容为。下面是找到a和b值的方法。
LMV112 的in并联，而隔直电容dc=1000pF，在时是短路的，所以可以认为in与杂散电容并联，忽略隔直电容dc的作用。
EQ_2 可得
C=C=C，则
46pF 不是一个标准的陶瓷电容值。在设计中最好选择标准的电容。
C和b的选择均为，从数据表上得知的输入电容为，与之并联的杂散电容为。
C=22×。这样，系统设计师可以要求晶体厂商制造一种LOAD=18pF 的并联模式晶体。
LMV112 及片上晶体振荡器的设计实例。任何系统设计者都可以使用这种方法来开发时钟系统。
