硅芯片技术的飞速发展给SOC设计带来新的危机。为了保持产品的竞争力，新的通信产品、消费产品和计算机产品设计必须在功能、可靠性和带宽方面有显著增长，而在成本和功耗方面有显著的下降。
与此同时，芯片设计人员面临的压力是在日益减少的时间内设计开发更多的复杂硬件系统。除非业界在SOC设计方面采取一种更加有效和更加灵活的方法，否则投资回报障碍对许多产品来说就简直太高了。半导体设计和电子产品发明的全球性步伐将会放缓。
SOC设计团队会面临一系列严峻的挑战：
设计方面的努力：对于规模庞大的SOC，在设计方面所付出的努力将是巨大的。随着设计模块变得更加复杂，基于Verilog和VHDL的逻辑设计将会淡出主流设计方法。
验证方面的困难：典型逻辑模块的复杂度比门数的增长会更加迅速，因此设计中潜在的缺陷数量也会迅速提高。设计团队的报告表明70％的开发时间用于对他们的设计进行验证。
排除设计缺陷的成本：设计团队越大，NRE费用越高，利润和市场份额损失就越大，这都使避免设计缺陷的成本变得不可忍受。
硬件/软件集成时间滞后：作为系统开发过程的最后一步，软件集成通常使得整个开发计划延迟。对于新的产品开发工程而言，硬件/软件验证的滞后是一个极大风险。
标准的变化及其复杂性：业界标准变化的次数、复杂度和费用爆炸性的增长使得现有的设计方法和模块构建技术变得过时了。一些新的复杂标准要求更大的计算吞吐量。
尽管通用处理器能够处理许多任务，但是它们通常缺少执行复杂数据处理任务所需要的带宽，例如网络数据包处理、视频处理和加密。芯片设计人员渴望通过硬线逻辑来实现这些关键功能。
摩尔定律 = 机会 + 风险
戈登摩尔在1965年曾预测到集成电路的密度将每大约一到两年翻一番。今天，构建超过一百万门的SOC是非常可能的。在近几年内，我们将会在某些复杂应用领域看到用十亿个晶体管构建的芯片。不幸的是，与这些庞大芯片相关的设计任务是相当令人害怕的。半导体研究公司捕捉到这种现象并对逻辑复杂度和设计人员生产效率进行了对比，如图1所示。
图1
硅片复杂度和设计人员生产效率之间日益增长的鸿沟意味着业界需要一种新的、更加有效的方法来设计SOC ，更加有效的SOC设计途径是多处理器系统芯片MPSOC（Multi-Processor System-On-Chip）设计方法。MPSOC设计方法让设计人员灵活地在第一时间（降低开发成本）推出芯片并且保持超前（提高产量和收益）。
采用这种方法，SOC工程师可以在设计周期的早期
图 2
每个芯片上的系统设计（设计成本$10M、制造成本$15、可编程的额外费用占5％）
今天，设计人员一般采用硬连线逻辑的方式而不是采用现有的微处理器核来开发大多数SOC子系统，因为通用微处理器体系结构通常因速度不够快而不能满足设计目标。
作为SOC构建模块的处理器
MPSOC设计方法学的基本构建模块是可配置、可扩展的微处理器核。微处理器核是通过处理器产生器生成建立的，并使用应用领域要求的高级语言以指令集描述的方式或者应用程序代码事例产生代码量小、高效、专用及可编程的微处理器。
可配置处理器可以非常高效地完成传统微处理器的任务。但是，由于这些可配置处理器能针对某一应用领域的各种数据类型将数据通路、指令和寄存器存储功能集成在一起，因此，事实上它们支持所有这些功能，而这些功能在以前是通过硬连线逻辑的方式实现的。
可配置、可扩展处理器的引入改变了SOC设计的规则。现在这些可配置处理器可以提升很高的性能。这些处理器在每个逻辑门、每平方毫米硅片面积、每瓦功耗或者每个时钟的性能方面通常与它们所替换的基于硬连线的逻辑模块性能相匹敌，甚至超过硬连线模块的性能。
可配置、可扩展处理器真正的杠杆作用在于该技术允许设计人员更加容易地在硬件和软件之间进行任务划分。因为嵌入式子系统较广的多样性适合可配置、可扩展处理器的内部功能，将运行在通用处理器上的程序代码移植到专用处理器上所付出的代价很小，因为软件中的功能描述通常是用像C或者C++这样的高级语言写成的。
MPSOC设计方法学解决的一些设计问题如下：
1. 重用模型不适当：半导体知识产权SIP（Semiconductor Intellectual Property）重用一直是近十年来业界的格言，因为从头来构建上百万门的设计是不现实的。不幸的是，多数RTL级模块很难被重用。然而，可配置、可扩展处理器却非常容易被重用，因为关键的功能是用软件来实现的。
2. 存储器模块的使用低效：采用MPSOC设计方法，系统中大多数存储器
