随着FPGA密度的不断增加，工程师们开始寻找方法来完成设计中的测试和验证。传统方法是设计人员用逻辑分析仪、示波器和总线分析仪通过测试头和连接器来检测、验证信号。
在设计策略区将逻辑分析单元核添加到FPGA设计中，可对内部单元实施彻底的测试，解放I/O脚。
这些测试头和连接器不仅增加了板子的成本，而且还带来了信号完整性和时钟问题，尤其是在高速板的设计中。为了解决这些测试过程中的难题，曾经一度只有外部测试测量设备才能完成的工作，现在由FPGA内部的软核来完成。
逻辑分析核
可编程逻辑分析核不能完全替代传统的板级测试方法，因为现在复杂的板上除了FPGA以外，包括更多的高密存储器、混合信号器件和高速的ASIC，所有这些都要求传统的板级测试方法。
即使对FPGA，逻辑测试仪核也不总是最佳选择。如在最大时钟频率超过150MHz或FPGA没有包含内部存储器，或当被测器件是最小逻辑单元时，测试核就无能为力了。
然而，当测试带软件核的几百万门的FPGA或高管脚密度BGA封装器件时，由于捕捉外部信号很困难或不可能，这时才应该应用可编程逻辑分析核作为设计测试策略。
资源比较
传统测试方法需要分配I/O管脚和内部FPGA路由资源，以便将信号引出芯片，而内部逻辑分析核需要现有的逻辑单元和和内部存储器资源。包含用户定义逻辑的设计正驱动市场对管脚多达1100个的新封装的需求。
完成应用级的调试需要分配测试管脚数，这会降低FPGA的外部功能。当然，分配给测试内部逻辑的I/O管脚数可以减少，但只能通过限制外部测试数据量来实现。
用于FPGA测试分析核的逻辑单元的数量主要取决于为了调试FPGA的功能逻辑所要分析的比特数和要求的采样数(衡量需要多少存储器)。
FPGA中的逻辑单元是一个查找表和D触发器组成的，每个逻辑单元可单独配置，并同其它单元通过高速行列数据通路内部连接。
嵌入式逻辑单元是高速RAM模块，也连接到行列式数据通路。FPGA中逻辑单元数目和RAM数量决定它的密度——最大的FPGA包括138000逻辑单元和3Mbits存储量。
逻辑分析核用一定数量的逻辑单元储存触发条件、比较触发事件和储存数据。一个典型的逻辑分析核有32位触发器和2K取样带宽，产生大约200个逻辑单元和65Kbits存储器。
行列内部连接（在软核逻辑、用户定义逻辑和逻辑分析核之间传送数据）的百分比很大。但因为逻辑分析核在器件内部，它们和工作逻辑共存，这就意味着如果FPGA设计者优先为调试逻辑分析核芯分配了资源，就必须选择最佳的存储单元，以最小的资源实现最大功能（图示）。
准确度
在常用IC封装中，信号掩埋在物理器件之下，只能通过板上边线到测试头和连接头获取。随着边线长度的增加和时钟速度的增加，信号的衰减及信号的交叉这些因素影响了传统的测试目的。
通过仔细选择路由、屏蔽和适当的信号终端，可最大限度减小这些影响，但需要相当大工程量去实现。
FPGA供货商应用最先进的IC处理工艺生产出标准的成品部件满足客户需求。通过外部测试，用户经常要调试测试程序来处理高速控制信号或宽数据总线中的难题。
应用逻辑分析核，用户可依靠FPGA供货商有效地建立逻辑单元到存储器的延长时通路模型，这就使设计者能够集中调整内部功能和错误，而不是将设备和连接工艺同实际错误结构隔离开来。
达到极限
性能有一个极限存在，通过逻辑分析核可以达到。写入内部存储器所需的固定延迟通路和时间约束了最大信号捕获频率。
因为频率极限因素也应用于用户定义的逻辑和软件核，通常这不是个问题。当设计人员工作在优化的高性能逻辑下，就只能使用传统的板级测试方法。
因为物理测试头和连接头在板极设计中不能轻易改变，自然就对灵活性有了限制。每个新的测试格式都需要用户重新编译设计。
尽管主设计没有发生变化，再编译工作却包括了新的仿真和时序分析，以保证设计能在新路由和管脚分配下按预定方案正常工作。仿真工具减少了总的内部电路的物理连接。
仿真允许设计人员自己设计FPGA时序和内部功能。外部板极测试可用来测试输入和输出同期望值是否相匹配。
缺乏灵活性影响了设计时间，限制了测试实现。逻辑分析核设计允许设计者逐一测试元件和整个设计。
通过改变逻辑分析核的输入，用户可测试新逻辑和信号组合，不需要重新编译设计。用户定义的逻辑和软件核不会受到影响。
修改输入选择不会影响其性能，所以无需仿真和时序分析。评细的整体测试方法（包括大量在线设计逻辑分析核资源）可进行以对整个设计时间最小的影响完整地校验一个设计所需的测试。
不完全测试的影响
不完全测试使产品推向市场的时间更长、客户满意度更低、极具潜力的产品使用周期更短。添加测试头和连接头会导致新板子的不完全测试，当发现环单元和问题时会产生极大的影响。
在推出成品板之前，可应用原型板和测试开发板配给FPGA设计测试和验证，但新板子必须经过测试和验证，才能投入使用、生产。重复地做模型和校验会花去大量的时间，但利用FPGA中的可编程性，就可在最初的设计阶段进行完整的器件测试，而在以前，这些测试只能在每一个开发步骤分别进行。
