内容导读：

　　摘要：一些人认为被大力宣传的“可制造性设计”实际上已经是无处不在。毕竟，集成电路的设计总是为了最终的制造。但是，因为产量、时间和性能方面的重要问题，设计和制造两者之间的合作变得更多。

　　从130纳米节点开始，设计复杂度已经与深亚微米制造有冲突，甚至会导致多次的重制（respin）和严重的良率损失。这些问题最后催生了这个新兴的领域－“可制造性设计”（DFM, design-for-manufacturing）。当然，DFM并不是什么新东西。亚微米电路一直都是根据制造来设计。如今新的地方在于，精确构建并被执行的设计规则和布局与在长有图形的硅晶圆上芯片良率不相配。主要的问题在于亚微米波长的光刻，当然它并不是唯一的问题。
　　变化的缺陷机制、缩小的工艺窗口、低电源电压和功率一致性这些问题都迫使设计和制造之间需要有更好的关系。“从一个设计人员的角度来看，设计变得更加困难，因为他们从制造工艺得到的工艺窗口太紧以至于要找到合适的设计方法非常困难。我见过一个例子，设计公差太大，即使公司从90纳米改变到65纳米芯片性能也没有多大差别，因为性能优势完全损失了。”FEI公司Knights Techonogy分部的总经理Dave Campbell这么说道。
　　Cadence Design Systems营销和商业发展部副总裁Mark Miller补充说：“实际良率并没有接近测试芯片时的计划良率。所以设计小组不得不马上负责解决一组新的问题，类似功耗一致性、漏电流、电迁移问题和低电源电压的建模，而这些问题他们以前从来不需要担心”。
　　DFM方法产生的另一个关键原因是，系统机制导致的良率损失成为最主要的问题。这个趋势使得制造的初期良率和成熟期良率都变低。而且新一代工艺比上一代工艺更差，尽管新一代有先进的度量技术和产量管理1。“取决于系统的、与图形有关的良率损失，也被称作‘特征尺寸限制的’良率损失，直接归咎于设计布局;这种损失在0.25微米工艺节点开始超过传统的缺陷导致的良率损失，”KLA-Tencor公司Reticle and Photomask Inspection分部和DesignScan产品的项目经理Harold Lehon说道：“在90纳米光刻时，特征尺寸限制的良率损失是缺陷导致的三倍。这是一个非常重要的问题，我们必须在解决由其他参数引起的良率问题之前先解决它”。
　　Lehon说，他常常从客户那里听到得是“我需要在印制玻璃（光罩和晶圆）之前就能知道我的设计是否会有收益”。工程师没法不断地在制造过程中检修设计中的问题。他补充说，“我们听说过很多关于把电性设计意图的信息移到下游制造中，但是我认为我们现在离有效地实现这个想法还很远。你必须先解决功能良率的问题，然后再去提高参数良率。”
　　同时，设计的成本也在逐步升高。根据LSI Logic公司技术市场主管Bob Madge的估计，90纳米器件的一次性设计成本约为150万美元，65纳米节点是400万美元。他估计90纳米节点包括验证在内的总设计成本是3千万美元，65纳米节点当然更多。因此，对于自己没有晶圆厂需要把新设计交给代工厂的公司来说，关键的问题不仅是低良率，还有重制，它们的开支只是数百万美元。对于更小的公司，重制甚至能够威胁到公司的生存。

　　在关于DFM最终会是什么样的讨论中，它被认为是一个循环的供应链——多个反馈回路（图1）。“传统上，DFM供应链包括晶体管建模、工艺可靠性认定、IP仿真和检验、产品偏差分析、参数检测、产品调试和FA，”Madge解释道，“但是现在情况已经不同。所有这些设计和制造流程的构建模块——属延迟建模和功率建模、封装表征、布局良率表征、良率和可靠性设计、基于缺陷的测试、可靠性检测和先进的良率分析——都需要解决DFM的挑战，并且要满足进入市场时间、成本和质量目标的要求。”
　　现在，前段工艺过程（即光刻）中的反馈回路比后段测试中的更加繁重。当然，这些反馈联系与晶圆厂的最终良率表现非常有关，DFM甚至将一直延伸到工厂。
　　当务之急是获得亚精度的特征尺寸以能够在硅晶圆上正确地印制电路。这个过程需要设计人员、EDA工具制造者、OPC设计人员、光刻机供应商和掩膜供应商一起共同努力。因为印制在硅晶圆上的特征图形尺寸要小于曝光的光波长。“我们只能画出与真正要印制的设计图不同的图案，”SIGMA-C GmbH营销和商业发展副主管Thomas Blaesi说道，“我们使用OPC，然后做掩膜，印制在晶圆上，从开始的180纳米到现在的65纳米，因为光刻问题、良率指标，以及对于我们应用到设计图的OPC结构是如何被印制的缺乏很好的认识，所以我们遇到更多的失败。”

　　工艺可变性
　　如果不是因为工艺可变性，DFM或许就不会存在了。然而，缩小的工艺窗口、OPC和相位移掩膜（PSMs）的不匹配、新工艺新材料引起的变化使得人们不得不采用DFM。解决方案包含了集成的掩膜到晶圆的基础构造，例如ASML、ASML MaskTools和Cadence提供的解决方案（图2）。
　　Madge在讨论工艺可变性对器件性能的影响时说：“光刻的影响会导致栅长度改变以及驱动电流变化，因此如果我们不集中考虑在设计的某些确定部分，它可能导致芯片上或晶体管到晶体管和芯片到芯片明显的参数变化。今年参数变化预期达到40%的水平，而且，今后还将超过这个水平。CMP要求严格控制密度以防止芯片内的密度变化，现在对于虚拟填充有了越来越严格的要求”。
　　“我们同样观察到了芯片上的功耗密度变化，以及不同芯片间的温度和热流的变化。在温度控制对于保持可靠性和预烧有效性非常关键的情况下，这些变化会导致严重问题。”他说，有趣得是，失效率，例如过孔应力失效，对非常小的设计规则改动表现出令人意外的依赖性。“失效率在设计规则逐步变化过程中可以从非常低变得非常高。因此，对于理解你的设计的可靠性和良率能力，对不同设计规则的失效率的好的理解是非常关键的。”

　　第一个对付工艺可变性的方法是做所谓的“拐角”。“我们假设最好的情况，最坏的情况，通常把这些工艺变化导致的效应进行分组。这种分组的方法在90纳米节点或许是容易处理的，但是在65纳米节点，分组空间变成多维，因此，我们必需找到一个可能的方式来确定如何做，芯片才能正常工作，同时考虑所有的这些工艺变化对电阻和电容的影响。最后以统计提取的方式得到结果，”Cadence Design System提取技术的产品经理Rachid Salik解释道，“一个统计的方法将会考虑工艺参数的变化，例如金属和ILD厚度，把这些以及其他测试芯片上的参数，转换为例如电学参数（即电阻和电容）的平均值和标准方差。时间和信号一致性分析工具将可以处理这些统计提取的数据并进行分析。”
　　控制工艺变化对设计的影响的一个关键是对制造过程进行校准和建模，并把这些信息转换到设计方。Lehon说：“我们现在可以用我们的模型来检验设计数据，进而确定设计图案在光刻工艺窗口里如何形成。因为我们有CD-SEM的专门技术，所以自己可以进行光刻校准并直接把校准的模拟模型提供给设计方。”他补充说，如今的大多数EDA工具要求使用者的设计方根据制造方提供的信息来校准。“我们观察到的是来自于制造方的信息的质量是非常不肯定的，除非你对光刻有很深的认识。这导致了设计方用于模拟的校准光刻模型在开始的阶段存在很多错误，而且需要大量的反复修正。”
　　接着，Lehon谈到了向design-aware工艺控制的发展。“人们讨论热点的认定，主要来自于OPC工具。这些热点通常是上千个点，通过规则违反来确认并在下游进行监测。当然，如果你认识导致失效的特征是基于光刻模型而不是规则，那么你可以把取样和目标工艺控制限制在最至关重要的区域。”
　　Synopsys公司CAD DFM解决方案小组的主管Dipu Pramanik说：“无论是从随机工艺或设备的角度来看，还是从影响电路整体性能的布局的角度来看，沿着技术节点一直向下到65和45纳米还存在的就是可变性。因此我们需要一个双向的道路和模拟，在不同设计间轻微地调整工艺以保证良率，并把设计特征与设计的关键方面同制造方联系起来以更加确保良率。”
　　“器件的性能，Ion和Ioff是主要担心的地方，如果你考虑是什么影响这些参数，答案不仅是ＣＤ而是诸多工艺步骤，”Pramanik这样形容道（图3），“考虑到所有步骤的某个限制是同时性的，使用模拟模型后，器件的参数良率可以被最优化，而工艺步骤可以使用控制模式。”通过这种方法，工艺工程师可以增加在线产出部件的数目。

　　MoSys公司首席技术官Wing Leung说：“在嵌入式高密度内存领　域中，功能正确的设计并不是唯一的考虑。内存IP必须在所有的工艺角落都收效良好，而且运行中所有参数都要可靠。我们使用透明纠错（TEC）技术和内存宏，来修正由于制造缺陷和早期寿命失效导致的错误数据。”
　　Mentor Graphic公司Design to Silicon分部的副主管和总经理Joe Sawicki说：“我们采用三种方法来对付工艺变化：除去它、模拟它或监测它。例如，我们现在允许设计人员去真实地观察由于光刻效应导致的器件产生的变化，因此，它们他们可以通过以不同方的式布局设计单元来使这种变化最小化。在模拟方，人们可以建立结合了工艺变化的寄生模型，因而能以更严格的方式得到统计时间。最后，也可以标记那些对于变化更加敏感的区域，然后在晶圆厂的生产线上监测进行。”
　　最后，你可以使用DFM把失效分析和设计联系起来。Knights Technology的Campbell说：“工艺变化带来了很多的问题，因此，能够在后段有方法处理大量的测试数据并收集信息以判断某些问题的来源是非常重要的。这样的话，晶圆厂能够知道工艺的哪些方面是需要密切关注，并把信息反馈给设计人员以改进它们的模型。”

　　OPC
　　为了适应设计的复杂度，光学逼近校正（OPC）已经由基于规则的校正演变为基于模型的校正。“现在我们不得不采用更加积极的OPC校正。校正是否精确和足够好是众多问题之一，而且它们需要多长时间才能达到要求同样也是一个越来越重要的问题。”Aprio Technologies的市场销售副主管Randy Smith这样描述道。90纳米节点向基于模型的OPC转变意味着运作时间，包括多次反复的掩膜增强技术(RET)校正（包括模拟、移动边缘、再次模拟等），从设计进入掩膜数据准备阶段到开始90纳米工艺的制造（包括RET校正和校正的验证）要花去三周时间。“真正让人担心的是65纳米发生的情况，它所要的总时间是六周，计算工作量可能需要150个CPU，而90纳米是50个左右的CPU。”Smith说道。
　　缩短这段时间的一个途径是通过增加RET。“通常来说，如果OPC布局有任何改变，那么整个的掩膜层都需要重新制作。我们使用一种可重新配置的OPC技术来局部地做一些改变，这样设计人员可以利用已有的OPC信息。”Smith说道。该技术可以把不必要的区域替换掉，并修复被替换区周围的HALO区（图4）。这种方法的使用还包括改变掩膜（工程更改命令，即ECOs），晶圆厂生产线重新定标准、检验和修复。“通过检验和修复，设计人员可以处理OPC层，使用检验工具找出需要修正的地方。当前，他们改变全局设置并重新检查整个层，不过在修复问题的过程中可以产生新的错误。相反，你可以只做一个局部的修正。”当同一个芯片转到另一个晶圆生产线时需要重新定标准。OPC可以根据光刻机镜头的差别调节到适合某一特定的晶圆生产线，而不是简单地拷贝掩膜版的配置。增加的RET软件可以在其他制造商已经有的OPC工具上使用，不需要额外的验证。

　　一旦某种类型的修正重复几次后，它们可以被看作是菜单，其中包含的信息可用于改变原始的OPC设置。“现在人们遇到的问题是，当人们做一个设计，遇到困难然后开始改变OPC的设置，但是他们改变的菜单，用于晶圆厂的下一代设计。因此OPC菜单是在不断地变化，而你的设计充满了各种各样独特的问题。所以，如果你在3月份对一项设计进行掩膜数据制备和在11月对同样的设计进行制备，两者的结果决不会一样。”Smith解释道。
　　传统上，OPC工具的主要限制是：当特征图形需要在工艺窗口中正确地印制的时候，OPC在t光刻工艺中对焦和曝光点最好的时候进行修正。“相反，工业界需要的验证工具是能够检查CD的一致性，在工艺窗口中找到问题所在，然后再专门地修正它们，使其在规格（spec）之内。”Sawicki说道。Lehon解释说：“我们利用OPC工具的输出结果，并在我们的系统上运行它们，模拟最好的对焦和曝光，然后模拟工艺窗口并检查在设计中我们确认的35个可能印制错误的点。这给客户提供了回复并修改OPC的选择，因而设计图案能够在工艺窗口中被正确地印制。”

　　Madge指出OPC模型的另一个局限性在于：它们一般没有考虑掩膜噪声和剂量变化。Miller说，“在OPC工艺中有很多问题，它们会导致互连结构的变形。这些变形就是芯片到芯片和晶圆到晶圆间工艺变化的原因之一。”
　　另一个现象来源于OPC工具的工作方式。“虽然RET/OPC工具完全能够打断边缘，并在不同的地方模拟形状，但是掩膜的限制使得你不能为了OPC而在某个地方移动外形，因此，能够确认这些区域的位置以及由于工艺窗口缩小或CD变化带来怎样成本，对于65纳米的客户来说非常重要。”
　　图5为当采用亚精度辅助图案（蓝色）时原始布局（绿色）发生的变化及其效应的一个例子。留给设计人员的是因为桥接问题而需要标记的特征图案(中间，粉色部分)。“设计人员所不知道是这里有不允许的节距，在视图的中央，你可以看到scattering bar的存在。这意味着如果我们按照规则来布线，设计人员需要自己看到他们自己造成的问题，这个区域可能会出现桥接，并且放置了警告标志在那儿。这个标志在他们用65和45纳米库布局的时候应该会出现，而不是在tapeout的时候，一般在他们单元布局一年半以后。”Cadence Design System公司DFM高级技术市场经理Wolf Staud说。
　　Softjin公司市场战略副主管Kamal Aggarwal指出，很多DFM EDA计划正在开发布局后与可制造性关联的分析工具，它们都需要开发下层软件来进行复杂的几何操作。选择符合这些工具要求的数据结构组织将会降低开发成本。
　　设计和器件的真实电学性能的联系越紧密越好。HPL Techonologies公司CEO兼总裁描述一个可制造性模拟器，它可以处理一个单元或芯片的布局，进行布局的光刻模拟并预测相关的效应，例如，未对准、散焦参数、腐蚀参数等等。“这个信息被提取到一个晶体管网表中去，这样你可以在真实硅网表的基础上进行晶体管级的模拟。然后我们能够把OPC技术应用到布局中，并评估不同的OPC策略以尝试和控制器件的电学性能。”
　　OPC进一步的问题是晶圆上小图案的检验。Blaesi说：“为了加速工艺发展，我们的模拟技术可以允许设计人员验证20 × 20微米量级的图案;或者你们讨论虚幻的图像，100 × 100微米没有光刻胶的图案。”这样的产品，配合硅精确大面积光刻模拟工具包，可以用于提供其他OPC设计的验证。“它是验证的验证。”他补充说道。

　　

　　DFM通讯隔阂
　　因为设计和制造之间传统的“壁垒”把两者分隔开，DFM在组织和商业方面可能比技术方面更具有挑战性（图7）。“在各个组织中有各种不同的被芯片设计人员、掩膜制造商和工艺工程师所使用的缩写词- RTL、DRC、OPC、NRE、MEEF、CDU、DOF -每个领域的工程师都有他们自己的语言。为了把设计和制造联系得更紧，我们需要新的组织结构，包括工程师的交叉培训、创新奖励和认可方案。”ASML MaskTools公司CEO兼总裁Dinesh Bettadapur说道。
　　当前存在于设计、掩膜和晶圆厂之间的“坑”，将会被拥有更广泛技能的工程师搭上桥梁。“现在已经有了这个意识，但是这个领域仍然处于初级阶段。”Bettadapur说。在商业方，他谈论到客户和供应商之间风险和报酬合理分配的商业模式。重要的是，这种共同承担不仅只在产品化阶段，而必须在一个项目的发展阶段。根据Bettadapur的观点，一个成功的商业方案也包括一体的财务计划和ROI工具。
　　Madge把DFM的商业挑战总结为：商业窗口，减少NRE成本、设计工具成本和设计资源，制定高容量低成本的计划，避免反复修正。他强调最重要的技术挑战是：区分产品，多功能集成，时间截止日期，满足功率预算，产品可靠性，以及在产品的目标寿命内实现这些目标。
　　“当更多不同领域的公司开始合作的时候，一个自然会出现的事情是一组新的标准。但是有些没有标准的地方还不太清楚是否需要制定新的标准。例如，以使可制造性更好而需要传递给设计方的制造信息的类型，将来是代工厂和它客户的专利。”Bettadapur说道。
　　有趣的是，虽然估计只有约50家公司进入了DFM领域，但是DFM仍然被称作2005年最有吸引力的市场。但是，最终DFM市场会多大程度独立于现有的EDA和制造市场？“在目前的发展阶段，我们是在创造一个新的市场分支，还是仍在现存的市场中把钱从一方转到另一方，并没有独立地把蛋糕做大，答案仍然不清楚。但是清楚的是DFM确实有很大的市场潜力，因为它能够解决65纳米及以后节点及的一些与设计和工艺有关的极具挑战性的问题。”Bettadapur说道。

　　DFM解决方案
　　DFM包括参数良率、系统良率和随机良率的设计，以及可靠性、测试和诊断的设计。“每一个类别都和晶圆厂缺陷度、设计测试有效性有密切关系。”Madge说道。探索DFM大伞下的每个方面的问题已经超出了这篇文章的范围，图8总结了多数目前已经有的解决方案。　

　　当您和以下任何设备制造商接洽时，请告知他们您是通过Semiconductor International China获取相关知识和信息的。
　　Aprio Technologies　www.aprio.com
　　ASM MaskTools　www.asml.com
　　Cadence Design Systems　www.cadence.com
　　FEI Company　www.feicompany.com
　　HPL Technologies　www.hpl.com/home
　　KLA-Tencor　www.kla-tencor.com
　　Knights Technology　www.knights.com
　　LSI Logic　 www.lsil.com
　　Mentor Graphics　 www.mentor.com
　　MoSys　　 www.mosys.com
　　SIGMA-C　　 www.sigma-c.com
　　Softjin　　 www.softjin.com
　　Synopsys　　 www.synopsys.com

标签：

来源:半导体国际 作者:Laura Peters, Semiconductor International 高级编辑 时间:2005/8/11 0:00:00