内容导读：

SOC 设计中时钟分配策略
综合前面两节所述，为IC 设计者提供以下建议,因为大部分跟时钟有关，所以可以简单
地称这些建议为SOC 设计中的时钟分配策略。
􀂾 尽可能使用同步设计
原因如下：
􀂗 对于同步电路，逻辑综合工具和时钟树综合工具能够最大地发挥作用。
􀂗 可以用STA 工具来分析单时钟同步设计的时序收敛问题。
􀂗 DFT（Design For Test）的插入工作得到最大的简化的
􀂾 注意同步电路设计的缺陷
􀂗 噪音问题。因为所有的时序元件都会在同一时钟调边沿发生改变，这样会
对数字系统造成很大的辐射噪音。
􀂗 时钟树上的功耗很大，这在第一节曾经分析过。
􀂾 系统中不同时钟域的数量越少越好
系统中不同时钟域越多，以下问题越难解决
􀂗 使脚本的书写更加复杂，因为有过多的False path 和multi cycle path。
􀂗 DFT 插入更加复杂，因为此时系统中需要有多条独立的Scan chain。
􀂗 越多的时钟域，发生亚稳态的机会就会越大\
􀂾 尽可能将异步交互电路归入同一或多个独立的模块
这样不但方便脚本的书写，也方便日后代码的阅读
􀂾 尽可能避免使用latch
这是因为latch 在同步设计中会带来以下问题
􀂗 它是电平触发
􀂗 只要其控制信号是在其有效电平，latch 的输出都会随着输入而改变
􀂗 它允许周期窃取
􀂋 优点：可以使系统工作时钟频率更高
􀂋 缺点:：使STA 工作更加难做，并且如果跟触发器一起使用的话会令DFT 插
入更复杂
􀂾 尽可能减小时钟偏斜
这可以通过使用Astro 长时钟树的方法来解决
􀂾 减小时钟延时
可能会因为降低时钟偏斜而导致全局时钟线上产生巨大的时钟延时，这个延时可能
会造成系统功能失效和多余的功耗
􀂾 任何异步时钟域交互的环节都要尽可能避免亚稳态现象

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来源: 作者: 时间:2006/9/25 16:50:53