内容导读：

　　摘要

　　本文将介绍一种新型的UV增强型技术在硅上制作氮氧化硅层的方法。用这种方法在硅基板上形成的复合氮氧化硅栅层叠介质层不但可以同样实现低EOT，而且性能上有很大的提高。

　　简介

　　随着MOSFET沟道长度的缩短，为了继续保持能被接受的短沟效应和增大漏极电流，必须减小栅极介电层厚度。妨碍SiO₂薄层按比例缩小的主要障碍来自于直接隧道效应引起的大规模漏电流。为了提高MOS管性能和可靠性可以采用氧化/氮化硅复合层。ITRS线路图预测应用于未来技术世代的绝缘层厚度低于20Å,但如果SiO₂/Si₃N₄结构等效氧化硅层的厚度（EOT）降低到这个程度时，需要开始考虑采用高介电常数（K）的绝缘材料，如Ta₂O₅

或 ZrO₂。使用Ta₂O₅介电层线宽为0.1µm的晶体管已经见于报道。之前使用15Å厚EOT的ZrO₂作为介电层的晶体管也已有报道。

　　大部分高K材料可以被分为两大类。(a)同Si结合稳定的材料，如ZrO₂ (K=25), HfO₂ (K=30),
Al₂O₃ (K=11.6), Y₂O₃ (K=14), La₂O₃
(K=20.8)和 Zr、Hf的硅酸盐 (K=11)。(b)与Si在一起热稳定性不好的材料，如TiO₂ (K=40-80),
Ta₂O₅ (K=26), SrTiO₃ (K=150)。使用后一类材料需要加一层薄的阻挡层防止界面上的反应发生和互相扩散。制作高K栅层叠的关键点在于：小EOT，低漏电流，高K介电层与Si之间高质量的界面层，热稳定和栅电极。我们将从高K介电材料的退火和界面层的形成两方面分别讨论这些要素的影响。

　　很多新的工艺都可以用来形成高K介电层，如物理气相沉积、化学气相沉积和原子层沉积。研究表明热退火大概可以消除金属氧化物层中的空位或其它缺陷，这对于减少穿透薄膜的漏电很有帮助。高K栅层叠工艺的一个问题是在生长起始阶段或者沉积工艺的最后阶段会在界面出现有害的“低K”材料。在传统的CMOS工艺流程中由于高热预算制程步骤的存在，高K介电材料的热稳定性对于材料的使用来说也是非常重要的性质。很多研究表明沉积后通过快速热制程（RTP）技术对薄膜进行退火对于决定最终高K材料的性能具有很大作用[1,2]。

　　对于大部分的高K介电层来说，与Si的界面结合情况对介电层的电学性能起决定性作用。即便是在完全消除了界面不良反应的理想情况下，还会形成一系列的不同介电常数的串联电容结构，其中最低K层会造成有效电容下降并且提高了EOT的最低可获厚度值。各研究机构已经发表了相当多的制作超薄介电层的方法，但越来越多的注意力被投向具有低热预算的RTP技术。在适当环境下使用RTP技术已经被证明可以非常有效地制作出高K介电材料与硅之间良好的界面层[1,2]。

　　在相似的有效介电层厚度情况下，氮氧化硅薄膜比传统的氧化硅层更适合做栅介电层，其可靠性更高，包括其击穿电场较高，击穿时间（T_BD）更长，栅极漏电得到改善，热载流子退化更小。在栅介电层掺入氮（N）还可以用来在双栅CMOS技术中作为硼的扩散阻挡层。很多方法可以用来生长氮氧化硅层。氨气（NH₃）、一氧化二氮（N₂O）以及一氧化氮（NO）都可以用来做反应中的氮源。采用N₂O和NO两种氮源生长薄膜的详细比较可参见文献。需要强调指出的是在使用N₂O和NO这两种情况下，都是以NO作为反应物。然而，有报道称在NO气氛中生长的薄膜比在N₂O气氛中生长的薄膜的含N浓度峰值更高、具有不同的键结并且N分布更窄。由这两种方法生长的再氧化的氮氧化硅薄膜都具有非常好的电学性能。长时间的再氧化反应会增加介电层的厚度、改变SiO₂/Si界面的情况，并且减少薄膜中的N含量。

　　反应炉、RTP、超高真空和远距等离子系统被用来制作氮氧化硅薄膜。N₂O首先分解成为NO，在Si界面发生反应。但在一个一般的反应炉中，在到达圆片表面反应之前，NO还会再次化合成N₂O，抑制了实际反应可用的NO的量。在RTP中N₂O在圆片表面分解，这样增加了参加反应的NO的量。同一般反应炉制程相比，在浓度纵深上较窄的N分布和较高的N含量峰值是由于快速热氮化（RTN）造成的。

　　在180nm技术代的应用中，单层的氮氧化硅介电层的性能与多层复合的介电层性能有极大的不同。大部分值得关注的例子是由Kwong等人提出的，如图1所示[3]。通常在生长多层复合介电层之前进行干法清洁步骤，组成清洁步骤的三个典型制程如下[4]，分别是：

　　UV-臭氧清洁（100 Torr）+HF-乙醇蒸汽（100 Torr）+UV- Cl₂（10 Torr）

　　据报道通过这种4步工艺得到的最好的EOT可达18.5 Å[3]。

　　在4步栅层叠工艺中，第一步最为关键。这一步的目的是长出具有非常低EOT的氮氧化硅层，并且氮含量要适当;这样可以使氮化硅可以在氮氧化硅层上成核良好。在二氧化硅层上通过CVD的方法淀积的氮化硅表面粗糙度非常的高，例如，均方根（RMS）粗糙度约为10
Å甚至有的会高达20 Å,而普通的氮化硅的厚度是 25 Å或更低,因此这样的粗糙度是无法接受的.已经发表的研究论文表明,如果氮化硅的厚度不超过20
Å,那么这些成核的岛状结构很难聚结到一起形成连续的薄膜[5,6]。由于在氧化硅层上生长的氮化硅受到是否有足够多成核位置的影响，太薄的氮化硅膜由于其表面粗糙度，也不能形成可使用的栅介电层。一些研究显示，远距等离子氧化的方法可以改进超薄氧化层的界面。但远距等离子氧化法需要特殊的制备仪器并且难于操作。另一个途径是寻找产生出更多的成核位置和减小氮化硅薄膜的表面粗糙度的方法。

　　本文将介绍通过使用一种新型的UV增强型工艺在硅上获得氮氧化硅层的方法。在4步栅层叠工艺中，我们在第一步使用这种UV增强型氮氧化的方法。使用该种方法得到的复合氮氧化硅栅层叠介质层的性能得到了显着的提高。

　　多层介电层结构的形成与特性

　　本文中使用的是配有干法清洁模块的RTCVD2-腔室系统。腔室的基准压力<5x10^-8 Torr。在进行氮氧化之前，硅基板表面先使用受UV激发的臭氧去除有机残留。之后，用HF-乙醇蒸汽处理来去除任何长出的氧化物。最后使用受UV激发的氯气去除金属沾污。在这些预清洁步骤完成之后，在含有O₂和N₂的气氛中，将硅基板暴露在UV辐射中，UV辐射是通过外置的氙灯发射的，其输出波长范围很宽（200-1100nm）。这种氙灯发出的光子能量在6.2-1.1eV。

　　UV增强型氮氧化的实验条件的操作参数空间如下所述，使用的功率在100-200W，气氛为含有2-12% O₂的N₂，在温度为100-150℃，气压为80-120
Torr条件下生长30-90s。这样可以得到一层薄的氮氧化硅薄膜。之后在这层氮氧化硅薄膜上使用化学气相沉积（CVD）的方法在750℃下淀积一层氮化硅薄膜。然后将基板置于NH₃气氛中，在温度为900℃，压力为450
Torr的条件下退火。最后将基板在N₂O气氛中，在温度为800℃，压力为450 Torr条件下再次退火。



　　在NO氮氧化过程中，表面清洁过程对氮氧化硅层的厚度影响非常大。单使用HF蒸汽的原位预清洁得到的氧化硅层的厚度超过了使用上述三个步骤的干法清洁所得到的。使用原子力显微镜可以研究NO气氛中UV-Cl₂预处理对CVD淀积的SiNx膜粗糙度的影响。研究发现UV激发可以提高硅基板上CVD沉积氮化硅的成核位置的密度。这个新工艺过程已被证明可以非常显着地降低厚度仅有22.5
Å的CVD氮化硅的RMS粗糙度[7]。类似的，受UV激发O₂和N₂的效果也很显着，如图2所示。

　　椭偏仪的分析和最终栅层叠的电学测试结果表明形成的氮氧化硅层厚度约为6 Å。用这种方法在硅基板上形成的复合氮氧化硅栅层叠介电层,EOT值低到了14.2
Å,而性能得到了很大的提高,该复合氮氧化硅栅层叠材料的电容-电压曲线如图3所示。

　　图4画出了不同介电材料的漏电流密度与EOT的关系。使用由UV增强型氮氧化硅层材料制备的复合栅层叠介电层，其漏电流密度的量级为1x10^-1
Ampere/cm²。这种结果显然扩展了传统的DLK 4步工艺[3]。对于100nm的技术代来说，栅介电层厚度的EOT是13Å
,而相关的漏电流密度必须低于1x10^-1 Ampere/cm²。

　　TiN/多晶Si栅极或金属栅极的Hi-K /SiOxNy /Si结构的潜在应用

　　当复合栅层叠的EOT降低到20Å时,必须要考虑使用Ta₂O₅或ZrO₂之类的高介电常数（K）的介电材料作为替代绝缘层。
先前对Ta₂O₅ (K=26)的研究表明该种材料与Si之间的热稳定性不好[1,2,8]。所以需要有一个薄阻挡层阻止在界面处反应发生和相互扩散。通常在沉积Ta₂O₅之前，需要在氨气气氛中对基板进行快速热氮化制程(RTN)。通过RTN形成的Si₃N₄层还可以作为防止Si表面在CVD淀积Ta₂O₅时被氧化，并且在淀积Ta₂O₅后的氧化气氛下退火时可以减缓界面处的氧化速度。我们将在下面的讨论中将这种氧化的氮化物薄膜称为SiON。

　　本文的作者与Park等合作发表的研究结果表明[1,2]，采用SiON/Ta₂O₅层叠栅介电层并且使用TiN/多晶Si栅极，在晶体管参数如迁移率、Id-Vg和Id-Vd
等与SiO₂晶体管相似，其漏电流比18Å的SiO₂栅极小3-5个数量级。EOT降低到18Å的N沟道MOSFET已经证明了上述结论。通过使用UV增强型氮化法可能进一步降低界面处氮化物的厚度。

　　在90nm技术代ZrO₂和HfO₂介电层已经被很多研究团体所采用。Kwong的研究小组已经发表了使用超薄ZrO₂介电层的MOS管性能参数，该介电层是在475℃时淀积在NH₃处理过的基板上得到的[9]。使用PMOS晶体管比较了界面层在NH₃气氛中退火和不退火两种情况下的硼穿透性能。800
- 1000℃下采用RTA驱入方法表明当界面的氮化硅层较薄（<5Å)的时候硼穿透依然可以被避免.

　　本文作者与Kwong的研究小组合作，通过在p型（100）外延硅圆片上用ZrO₂ / SiNx作为栅层叠制造MOS电容研究RTP退火的影响[10]。界面上氮化硅层和ZrO₂薄膜的厚度分别为5和40Å。电容的电极1800-2000Å厚的TaN。当Vg=-1V时，观察到的漏电流低达50mAmpere/cm²。在N₂

气氛中800℃下退火60s后，ZrO₂薄膜的EOT为14Å。使用 10%H₂/N₂ 气体或者湿H₂可以延缓界面的氧化过程。EOT约为18Å的ZrO₂薄膜测得的漏电流密度接近10^-5
Ampere/cm²，比同样厚度下的SiO₂薄膜低五个数量级。采用分光椭偏仪测量ZrO₂ /
SiNx复合薄膜的厚度,(以及)通过C-V 测试得到的EOT值,就可以估算得到ZrO₂的介电常数为K=18。

　　前面的实验已经表明了RTP退火对于ZrO₂ / Si界面质量的重要性。未来需要就CVD淀积ZrO₂过程中界面的表面形貌对成核的影响作更多的研究。在ZrO₂和Si基板之间使用热生长氮化硅层和UV增强型氮氧化硅层作为阻挡层的对比研究也很有价值。

　　结论

　　在本文中报道了多层栅层叠结构的制备和性能。研究的重点在于氮化硅和高K介电材料的性能。界面上的UV增强型氮氧化硅由于可以持续不断地成比例缩减EOT并且实现改进漏电流密度，因此在未来的工艺代中颇具潜力。




　　感谢：本文作者感谢D.L. Kwong 教授和C.H. Lee先生对文中提到的ZrO₂ 工作所作的贡献
。


　　Translated from the English version presented at SEMICON China 2004 SEMI Technology
Symposium, March 17-19, 2004, Shanghai, with permission from SEMI.

作者信息：
郑声彬 E-mail: singpin.tay@mattson.com
参考文献
[1] D. Park, et al., IEDM Tech. Digest, 381 (1998)
[2] D. Park, et al., IEEE Electron Device Letters, 19 (11): 441, (1998)
[3] S. C. Song, et al., Mat. Res. Soc. Symp.Proc., 567: 83 (1999)
[4] J. Staffa, et al., J .Electrochem. Soc., 144 (1): 321 (1999)
[5] M. Copel, et al., Appl. Phys. Lett., 74: 1830 (1999)
[6] Y. Z. Hu, et al., Appl. Phys. Lett., 66: 700 (1995).
[7] S. P. Tay, US Patent 64517131 B1 (2002)
[8] H. F. Luan, et al., IEDM Technical Digest, 141 (1999)
[9] C. H. Lee, et al., IEDM Tech. Digest, 27 (2000)
[10] Y. Z. Hu, et al., ECS Proceedings, 2001-9: 197, (2001)

标签：

来源:半导体国际 作者:Sing-Pin Tay (郑声彬), Yao Zhi Hu (胡耀志)Mattson Technology, Inc. 时间:2005/5/14 0:00:00