摘要
因为减小特征尺寸的传统方法存在成本和技术上的限制，人们在过去十年里更多地去寻找其他增强器件性能的方法。如今，新材料、新衬底和新器件结构成为实现提高器件性能的首选。而外延作为一项能够实现大规模制造的技术在其中起到关键的作用。
应变硅是一种众所周知的能够提高载流子迁移率和增强器件性能的技术。相对采用新的高迁移率半导体材料，如锗或III-V族化合物半导体，在硅中引入应变对CMOS器件制造工艺的影响更小，因而这项更为保守的技术成为人们的首选。为了使之更有效，硅沟道中的应变对于空穴导电的PMOS晶体管应该是压缩性的，对于电子导电的NMOS晶体管应该是拉伸性的。因为无应变的硅中空穴的迁移率平均来说比电子的低三倍，所以改进PMOS晶体管中空穴的迁移率成为关注的焦点。如果出于设计的考虑需要保持PMOS和NMOS的迁移率之比不变，那么NMOS的迁移率就需要同比例地增加。因而，特别需要一个能够分别调节NMOS和PMOS的方案。当前有两种广泛使用的制备应变硅的方法。一种是在晶体管制作前在衬底上形成应变，被称作“全局”方案;另一种是在晶体管周围通过“局部”膜层引入应变。两种方法都可以基于复杂且具有挑战性的外延技术完成。除了以可控的方式引入全局或局部应变，外延还提供了构造其他器件结构的可能，例如SON (silicon-on-nothing)，多栅晶体管或鳍形场效应晶体管。因而，外延技术作为一项满足器件性能提高时间表要求的关键技术被广泛地接受。
全局方法
通过在晶格常数更大的衬底上生长赝形态的硅层，可以在硅中引入拉伸性的应力。 Fitzgerald等人已经详细叙述过一个被普遍用来制备这种“虚”衬底的方法，包括在晶圆上生长一层应变弛豫的锗硅外延层。在合适的条件下，弛豫度可以接近100%。不过锗硅的弛豫过程会产生螺位错，这种位错需要小心控制并使之减到最小。外延的核心工艺包括一层缓变锗硅层（所谓的“缓冲”层，含有足够成形的锗），然后紧接着一层锗含量恒定、低位错密度和应变弛豫的锗硅层。缓冲层中锗的侧面分布非常关键，因为它决定了由硅-锗硅界面不匹配位错发展出来的螺位错的弛豫、产生和限制。当最终的锗含量为20%左右的时候，缓冲层的厚度通常为2-3微米才能够满足晶体质量的要求。位错密度取决于外延工艺的具体情况，最高可达106/cm2，最低可为103/cm2。
在这样应变弛豫的锗硅衬底上紧接着生长薄的硅层可在硅中产生约为1 GPa的拉伸应变，电子迁移率提高约50%。为了在顶部硅层中获得最大的应变，其厚度不能超过一个“临界”厚度-即弛豫能够达到的厚度。而这又很大地限制了外延工艺的热循环，因为临界厚度强烈地受生长温度的影响。在锗含量为20%的锗硅弛豫层上，生长温度在800℃的情况下，硅层的临界厚度通常不大于20纳米。
为了获得高质量和可重复的应变硅外延，特别重要的是生长发生在锗硅的表面。而锗硅中的锗非常容易被氧化，且在高温下相对硅更易挥发。因此，需要在反应炉硬件上采取特别的防范措施来控制锗硅表面自生氧化层的厚度，并在外延前去掉氧化层以保证能够生长出无缺陷应变硅层。
上面提到的所有技术都具有“全局”的特征，即所有的膜层都是在整个晶圆上生长。正如前面提到的，使用应变弛豫的锗硅衬底会在硅中产生拉伸性的应力，使得NMOS和PMOS的迁移率的差距更大。因而人们也努力开发出同样适合PMOS器件的解决方案。一个选择就是把锗含量提高到35%以上，这种情况下的拉伸应力也会增加空穴的迁移率。不过，目前还没有在这种锗含量情况下能够达到可接受的表面形态和位错密度进展的相关报道。
锗硅衬底中的锗也是我们关注的，因为它导致很严重的集成问题，例如，热导致锗外扩散到应变硅层并降低其中的应变。当锗到达栅氧界面时，表面的陷阱密度会大大增加，降低了晶体管的性能和可靠性。杂质在锗硅中的扩散与在硅中完全不同，这样有必要重新设计源/漏的扩展范围。锗硅的低带隙还增加了二极管的漏电流和晶体管的关断电流，这将明显放大电路中的待命电流（standby current）。螺位错也会增加二极管的漏电流，螺位错密度要低到104/cm2才能把对二极管漏电流的影响减到最小。这些集成的问题，连同设备交叉污染（集成电路制备过程中出现的问题），大大降低了人们对基于锗硅层的全局方法的兴趣。
应变硅的局部方法
2003年的国际电子器件会议（IEDM）介绍了一个在PMOS晶体管沟道中引入“局部”压缩性应变的新途径。该方法使用所谓的“凹源/漏”方法，用选择性的锗硅外延来替代自对准刻蚀步骤中源/漏区被刻蚀掉的硅。因为有更大的晶格常数，锗硅层中有压缩性地应变，并在沟道附近的硅中产生同样类型的应变。在这种情况下，应变是单轴的而不是全局方法中双轴的。单轴应变据说可以有效地提高载流子迁移率，含17%锗的锗硅层可以把PMOS的驱动电流提高25%。
选择性外延的挑战
相对于覆盖性的外延，选择性外延的要求高很多，因为它需要控制额外的重要参数，例如选择性本身，以及能够改变局部生长速率和掺杂物结合的不同装载效应。两者都取决于暴露硅区域的尺寸大小，“负载因子”对于生长速率可以高达2到3，对于掺杂物浓度为3到10。不过，通过仔细地调节关键工艺参数和气流动力，模式敏感度可以在很大程度上被控制。
相反，通过在主要气体混合物中加入适量的氯化氢可以控制选择性，在降低的压强下选择性可以进一步增强。另外，不必要的小面和侧向过生长可能发生，不过它们可以通过精密地调节外延工艺的温度和压强来减少到最小。和覆盖性外延一样，外延前的清洁步骤在于去除自生氧化层，这对于获得高质量的晶体也是非常关键的。
无论最终工艺参数的调节有多复杂，符合高产量制造苛刻要求且可以良好受控的选择性外延工艺还是能够开发出来的。
应变硅和绝缘硅技术
由Soitec公司开发的Smart Cut层转移工艺，已经被证明是在绝缘衬底上生产高质量绝缘硅（SOI）的最有效和灵活的方法之一。在绝缘衬底上制备应变硅层的第一个方法使用应变弛豫的锗硅衬底作为施主晶圆。通过转移一个薄层的锗硅到晶圆上形成一个绝缘锗硅（SGOI）衬底，在这个衬底上通过外延生长后续的应变硅层。不过绝缘锗硅晶圆因为有锗的存在，有与对应体材料一样的缺点。近期，Soitec和ASM首次推出了300毫米无锗绝缘硅晶圆（也被称作sSOI）。在这个方案中，应变硅层从一个已经含有在应变弛豫锗硅衬底上生长的应变硅层的施主晶圆转移而来。实验已经证明sSOI晶圆中的硅应变不仅在层转移工艺过程中是完全保持的，而且在远远超过通常CMOS工艺的热处理中也是（参见图1）。
现在已经开发了特殊的外延工艺，能够生产厚达70纳米且没有应变损失和应变一致性损失的sSOI晶圆（参见表格）。有了这些新的厚sSOI衬底，才有可能把应变硅的优点带入到已举步维艰的绝缘硅技术中。
需要修改在sSOI晶圆上制造器件的CMOS工艺以适应只有不到40纳米厚的应变硅层。这意味着沟道长度大于120纳米的器件是在所谓“完全耗尽”的模式下运行。长沟道NMOS的Ioff-Ion数据（参见图2）表明Ion有75%的增加。这是由于明显的导带分裂所导致的，它增加了有效质量较轻的电子态的电子占有数，减少了谷间电子声子散射。
器件总电阻随沟道长度变化的分析（参见图3）表明减少沟道长度，因沟道外有很大固定电阻，导致性能增强的明显减少。SOI和sSOI上NMOS器件斜率的差别显示应变导致沟道电阻减小45%，电阻的减小在最小为40纳米的沟道中仍然存在的。这也确认了应变在这些小器件中是保持的。
因为应变导致的价带分裂比导带的要小，可以观察到PMOS中的Ion有一个小的降低。这个原因加上量子受限引起的分裂（和应变引起的分裂相反），一起导致了适当强度的双轴应变下PMOS性能的下降。上面所描述的“局部”方案如果集成到sSOI晶圆上，看起来可能比较有利于提高PMOS的性能。作为这个挑战性方案的第一步，现在先介绍在SOI衬底上局部应变硅的集成。
用选择性外延在SOI上集成局部应变需要特别注意刻蚀和外延工艺。因为为了在沟道中达到最大的应变，残留的硅必须尽可能的薄。在更高的温度和氢气的氛围下，暴露表面的硅会迁移并改变凹源漏区的形状，尤其是在氧化物上面的残留硅层很薄的时候。因此，外延工艺的温度必须降低，而这就需要对反应炉整体性能和气体纯度有严格的控制以避免外延层质量的下降。
如图4所示，可以做到对外延工艺满意度的控制。这幅TEM图像显示即使残留的绝缘硅厚度不到10纳米，生成的锗硅外延有很好的结构完整性。对这个45纳米器件结构性能更全面的分析有人已经在其他地方提交并准备发表。
TEM图像同时显示了采用相同外延工艺时源漏区的抬升，它使下一步用于减少通道电阻的硅化工艺更为容易。除了迁移率，级联电阻包括接触电阻是提高驱动电流的关键参数。
作者信息：
Chantal Arena是ASM公司工艺和技术发展主管。
E-mail: chantal.arena@asm.com
