通常，双嵌入式电介质刻蚀工艺的改进主要集中于纵宽比、轮廓结构、刻蚀速度以及刻蚀终点的优化上。然而，内连接技术还要求低k电介质、阻障层（barrier）和铜金属之间具有良好的界面。在一定程度上，界面结构则与等离子体损伤程度相关。因此，必须要求刻蚀和灰化（Ashing）工艺能够尽可能降低等离子损伤程度，这样才可以提高产品良率和可靠性。
在最近的一份研究报告中，Sony公司半导体技术开发小组（SSNC）和Sony计算机娱乐有限公司的工程师报告了他们的研究成果，包括等离子体损伤对内连接可靠性的负面影响、微通孔（via）底部等离子体密度的定量分析方法、低k材料的损伤和可靠性之间的相关性、专门为90nm器件生产开发的等离子体控制技术等内容。
该研究小组认为过多的CFx自由基会使铜的品质变差。这些自由基的浓度则与等离子体中氟化碳气体的分压和离解程度成函数关系。
测试结构包括两层铜金属、钽阻障层和铜电镀种子层、低k电介质（SiOCH，k=3.0）、电介质阻障层（k=5.0）以及SiO2衬底中的铜金属（M1）沟道。其中，铜金属采用ECP方式进行生长，然后进行CMP及有机酸的处理。离子质谱分析结果显示有机酸可以除去CuC6H5等铜化合物。
研究结果还显示，用有机酸对铜金属表面进行纯化处理时，更容易受到刻蚀停止层（SiC）刻蚀等离子体的损伤，导致via底部聚合物浓度过高。通过质谱、等离子体吸收探针和光学发射波谱仪（OES）等设备，该研究小组对各种等离子体中CFx自由基的数量、等离子体密度、C-F键和氧分子的离解程度等进行了分析。结果发现当离解速度加快（电子密度增加）时，铜表面的损伤程度随之增加（见图1）。等离子体中的O2:氟化碳流速较低时会在铜表面生成过多的聚合物;相反，O2:氟化碳流速较高时则不会在铜表面生成聚合物，但是会氧化铜金属。通过离解速度和O2：氟化碳平衡的优化可以使铜表面保持很高的品质。优化工艺条件时还要考虑到不同Lot或wafer（晶片）之间的差异并进行补偿。经过调整，via阻值偏高的比例从16%降低到5%。
为了减少电子迁移失效，接下来的灰化工艺也必须进行优化。研究小组的工程师猜测对SiOCH薄膜进行H2O灰化处理时可能会造成金属阻障层的氧化，降低铜金属层的附着性。
研究小组将灰化工艺从H2O灰化改为O2灰化，并通过OES对氧自由基密度和灰化工艺参数（例如气体分压和O2离解速度）进行了相关性分析。结果显示离解程度取决于压力和功率。例如，O2压力小于1 Pa时，尽管灰化速度很快（500 nm/min），但是被损伤的SiOCH层厚度还不到10 nm。此外，他们还对过多氧自由基造成低k电介质损伤的程度（有多少SiOCH转变成SiO2）进行了测量。在SiOCH损伤严重的地方，铜和Ta/TaN交界处的氧浓度明显偏高。
如图2所示，改用O2灰化和氟化碳刻蚀后电子迁移寿命延长了5倍。显然，对于90 nm及以下工艺双嵌入式结构刻蚀来说，低k电介质的损伤程度和铜/阻障层界面的品质是影响产品良率和可靠性的主要因素之一。
来源:半导体国际 作者: 时间:2004/11/5 0:00:00
