Wright Williams and Kelly Inc.公司开发了一套计算最大缺陷容忍度的动态软件。通过该软件，半导体制造商和供应商可以很容易地计算出为了达到产品良率目标各层设备可以容忍的最高随机缺陷数目。用户可以从ITRS网站免费下载该软件。
使用该计算软件时，用户只需输入4个关键参数——最小缺陷尺寸、受随机缺陷影响的良率（Yr）要求、芯片尺寸和掩模版层数。计算系统得到以上参数之后，就会输出该芯片各层所能容忍的最大缺陷数目（注意：DRAM还需周边逻辑区域的参数）。该系统的核心是用于预估Yr的负二项式良率模型，芯片总良率是Yr和Ys（受系统影响的良率）的乘机。对于微处理器（MPU）来说，该模型假设总良率为75%，随机良率Yr为83%，系统良率Ys为90%，集群因子（cluster factor）为2;DRAM总良率为85%，随机良率Yr为89.5%，系统良率Ys为95%，集群因子为2。
2003 ITRS列举了从90 nm到22 nm DRAM和微处理器的例子。假设某微处理器采用90 nm工艺，栅极光刻长度为53 nm，光刻胶去除后栅极物理长度为37 nm，最小关键缺陷尺寸为45 nm，芯片面积为140 mm2，总良率为75%，Yr和Ys分别为83%和90%，计算结果显示CMP清洗步骤可以增加的缺陷密度为263颗/m2，金属层CMP工艺可以增加719颗/m2。
“2000年我们进行了最后一次研究。”International SEMATECH高级技术成员Fred Lakhani说。“因此，我们需要做进一步的确认。但是，如果采用的是通用工艺流程，这些数据还是比较可靠的。为了实现良率目标，我们必须使每台设备都能达到最大容忍缺陷数目的要求。”随机缺陷数目的计算针对所有工艺设备，包括晶片传送时产生的缺陷。该模型假设每个lot中10%的晶片需要进行检查和测量。
ITRS指出，“最大可容忍缺陷数目的计算模型比较接近最糟糕的情形，因为所有工艺步骤都是按照最小器件尺寸和大小进行分析的。”除了最小尺寸的器件之外，各工艺设备还用于生产较大尺寸的器件，因此采用该方法时会过高估计产品良率，当然其成本也会相应增加。
