作者：张宾

应变硅技术已经在高性能90纳米工艺中得到应用，用于提高器件的运行速度和驱动电流。而绝缘体上硅（SOI）技术主要用于低功耗90纳米工艺，以减小器件的寄生延时和功耗。在向65纳米技术节点发展的过程中，这两种技术的尺度微缩进程都在顺利进行，估计两者将在45纳米技术节点交汇，形成应变绝缘体上硅技术（sSOI）。
到目前为止，通常都是采用局部应变技术对单个晶体管进行处理。事实上，也需要进行针对整个晶圆的全局化应变处理。已经有公司成功制作了45纳米sSOI器件，现在的研究重点是如何减少缺陷和提高可生产性。

制造处理器所需的应变硅层相对较厚（40-70纳米），这对于部分耗尽型sSOI来说不成问题。sSOI的电学稳定性甚至可以与标准的SOI相媲美。完全耗尽型器件的阈值电压和电源电压相对较低，需要将硅沟道厚度降低到15-20纳米。因此，硅的厚度分布均匀性要求非常高，要在300mm晶圆范围内保证其厚度变化在1-2个纳米之内，同时还要保证在工艺处理过程中保持应力不变。

全局应变对局部应变的补充

很多工艺过程，例如在氧化层或者氮化层上生长、淀积或者刻蚀甚至是掺杂过程本身就会在晶体管中引入应力。通过适当的处理，这些局部应力可以得到控制和补充，例如器件中的各种结构，包括覆盖在栅极上的氮化层、浅沟道隔离（STI）衬底氧化物和应变“记忆”技术都会对应变产生影响。拉伸应变通常用在NMOS器件中，压缩应变通常用在PMOS中。

由于空穴迁移率比电子迁移率低1000倍，因此必须对PMOS工艺进行优化。很多方案都采用在沟道下面嵌入锗硅层的方法给硅施加压缩应力，从而提高空穴的迁移率。

锗硅结构可以深度嵌入，这在体硅衬底上一点问题都没有，但是对于超浅SOI和sSOI来说却不行。因为深度嵌入可以降低硅的临界厚度(该厚度下会发生弛豫现象)、增加晶格错位和锗/砷扩散到硅晶体中的现象。

锗的腐蚀

Solitec公司通过Si0.8 Ge0.2层的外延生长应变硅，Si0.8 Ge0.2自身长在硅衬底上。外延生长可进行预期控制，经过优化后可以将晶格错位的发生程度降低到最小限度(错位会造成顶部应变硅层出现缺陷)。消除晶格错位是该领域的主要工作之一。

然后，在应变硅上淀积一层绝缘掩埋氧化层（BOX）。接着，将高剂量氢离子按照精确控制的深度注入到锗硅层中，以减弱该处的晶圆结合力。由于顶层覆盖了BOX氧化层，因此在整个过程中应变可以保持不变。最后，在应变硅和锗硅层分开后，通过一定的处理将锗残留物去除掉。

其中主要的技术问题是如何在不损伤应变硅层的情况下彻底去除残余的锗硅层。Solitec公司首席技术官Carlos Mazure认为，湿法腐蚀可以在不损害应变硅性质（例如表面粗糙度、厚度均匀性等）的情况下达到非常好的腐蚀选择比。Solitech正在和奥地利的SEZ公司合作开发腐蚀锗硅的技术。

减小沟道深度

最理想的方法是将整个单晶硅层用作晶体管的沟道（完全耗尽）。这可以消除电荷不容易控制的现象和避免受到体硅的影响。但是沟道区的单晶硅层必须小于10纳米（大约18个硅原子那么厚）。
由于单晶硅层很薄，因此其厚度变化对阈值电压的影响很明显。这就意味着SOI单晶硅层的厚度分布均匀性必须控制在1个纳米之内，以补偿CMOS工艺过程中引入的变化。

据Mazure说，SOI和sSOI的厚度分布均匀性非常关键。全耗尽型sSOI器件的亚阈值曲线十分陡，因此可以在不提高截止电流的情况下将阈值电压降低到0.2V以下。此外，sSOI还可以提高驱动电流，从而在不损害晶体管特性的情况下降低电源电压。由于功耗和电压的平方成正比，因此sSOI适用于低功耗电路。超低功耗sSOI器件甚至可以在普通能源下工作，例如自然光和体热。32纳米及以下技术节点可能需要新的器件结构。Solitec公司正在和合作者们努力研究多栅FETs。MuGFETs包括如FinFETs和三栅晶体管。这些器件都是全耗尽型器件，但是其沟道是垂直分布的。

前沿技术的发展促进了应变技术和SOI技术的交汇。22纳米以下技术节点将出现好几种高迁移率材料。主要的候选材料包括双沟道sSOI（sSOI沟道用于NMOS，绝缘体上应力锗硅沟道用于PMOS）和绝缘体上锗（GeOI）。
双沟道sSOI可以用于多种工艺，因为它本身包括sSOI（不含锗）和绝缘体上锗（含100%锗）两种材料。硅层和锗层都很容易加上去，就像砷化镓和磷化镓铟一样。

但是氧化锗不稳定，二氧化硅也不容易制作超薄栅绝缘层，所以高k介质很受欢迎。这些材料将延续到22纳米技术节点。