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No.60185
作者：sz20120406
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标题：sz20120406:基于多种EDA工具的FPGA设计
摘要：No.60185基于多种EDA工具的FPGA设计基于多种EDA工具的FPGA设计
仿真工具Modelsim与综合工具FPGA Compiler II及布线工具Foundation Series或Quartus相配合实现FPGA设计流程图。在设计输入阶段，因Modelsim仅支持VHDL或Verilog HDL，所以在选用多种设计输入工具时，可以使用文本编辑器完成HDL语言的输入，也可以利用相应的工具以图形方式完成输入，但必须能够导出对应的VHDL或Verilog HDL格式。近年来出现的图形化HDL设计工具，可以接收逻辑结构图、状态转换图、数据流图、控制流程图及真值表等输入方式，并通过配置的翻译器将这些图形格式转化为HDL文件，如Mentor Graphics公司的Renoir，Xilinx公司的Foundation Series都带有将状态转换图翻译成HDL文本的设计工具。在这方面，Summit公司（现在已经合并为Innoveda）的图形化界面友好程度较高，且可以导出相应的HDL格式。
Modelsim进行仿真：第一处是寄存器传输级（RTL）仿真，此级仿真是对设计的语法和基本功能进行验证（不含时序信息）；第二处是针对特定的FPGA厂有技术的仿真，此级伪真是在综合后、实现前而进行的功能级仿真，功能级仿真一般验证综合后是否可以得到设计者所需要的正确功能；第三处仿真是门级仿真，此级仿真是针对门级时序进行的仿真，门级仿真体现出由于布局布线而产生的实际延时。在RTL仿真阶段，应该建立一个测试台。此测试台可以在整个FPGA流程中进行仿真验证（RTL级、功能级、时序门级）。测试台不但提供测试激励与接收响应信息，而且可以测试HDL仿真流程中的关键功能（如运算部件输出值的正确性等）。测试台的产生可以直接使用文本编程得到，也可以使用图形化工具输入，再由软件翻译为HDL格式，例如使用HDL Bencher软件利用其良好的波形输入界面输入测试激励，再由其自动转化为HDL格式而得到。在功能级仿真阶段，一般验证综合后是否仍与RTL级仿真结果相同。在门级仿真阶段，由于已经针对具体的FPGA厂家技术进行了功能级仿真，因此可以通过布局布线得到标准延格式下的时序信息进行门级仿真。Mentor Graphics公司的Modelsim是业界较好的仿真工具，其仿真功能强大，且图形化界面友好，而且具有结构、信号、波形、进程、数据流等窗口。将FPGA设计（以HDL方式）输入后进行编译即可进行前仿真，其最新版本Modelsim SE/Plus 5.5支持VHDL与Verilog HDL混合仿真。在 ......

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